STM32duino Si5351Aの実験その３（３チャンネル出力）

2018.3.1 JH7UBC

CLK0に7MHz、CLK1に3.5MHz、CLK2に10MHzを出力させる実験です。
実験その２のスケッチで、CLK0に7MHz、CLK2に10MHzが出力されますが、
CLK1に出力するためには、MS1をPLLAに接続し、MS1を設定する必要があります。

CLKxのSorceをPLLAにするか、PLLBにするかの選択は、CLKx_CTRLレジスタのbit5で行います。
このレジスタは、他の機能も持っていますので、PLLAの場合、0x4C + Drive strength(mA)をCLKx_CTRLレジスタに送ります。
MultiSynth(分周器)のセットは、setupMultisynth()関数を使います。引数dividerは、
divider = 900000000 / f;
if (divider % 2) divider--;
で計算します。
これらを実験その２のスケッチに加えます。

スケッチです。（Vfo_out2()関数が表示されていませんが、実験その２のスケッチと同じです。）

CLK0の出力です。

CLK1の出力です。

CLK2の出力です。